Estube trabajando en alguna manera de manejar de forma mas eficiente el Cache del procesador(L1,L2 Y L3) . Para esto he escrito dos procedimientos en la unidad Arch.pas para marcar como cacheable o no-cacheable una pagina. En un primer momento se cachea solo el codigo y datos del kernel y de la aplicacion de usuario, queda en el usuario definir otras posibles regiones de cacheo.
Si es posible saber cuales regiones de memoria son las mas accedidas , sera posible optimizar el uso del cache del micro.
Ya he subido el codigo al SVN , pero todavia me faltan las syscalls para el usuario que implementare en la unidad Memory.pas
Saludos .
Matias E. Vara
